`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    19:11:34 11/07/2008 
// Design Name: 
// Module Name:    ALUSrcA 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module ALUSrcA(
    input [15:0] A,
    input [15:0] PCAddr,
    output reg [15:0] Aout,
    input slt
    );
always@(*)
begin
if(slt)
Aout <= A;
else
Aout <= PCAddr;
end

endmodule
